点击蓝字， 迈向超越摩尔时代，先进封装大势所趋 1.1 先进封装突破摩尔限制，市场规模快速提升 摩尔定律 带来的经济效应不断降低，制造先进制程升级速度逐渐放缓。“后摩尔时代”先进制程升级速度逐渐放缓。摩尔定律是指集成电路中 可以容纳的晶体管数量在每 18-24 个月增长一倍。目前芯片工艺已经走 向 3nm 以下的极致阶段，而当芯片制程逼近 1nm 时将进入量子物理世 界，会产生显著的 量子效应 。例如晶体管数量的不断增加会产生短沟道 效应，势垒将无法对电子穿透进行有效的阻隔，从而造成漏电，进一步使得晶体管的效应难以控制。除此之外，大量的晶体管工作时产生的热量也对芯片散热能力提出了更高要求。 先进封装技术是超越摩尔定律的重要赛道。目前对于集成电路的发展， 行业内主要有两个主流方向。一是延续摩尔定律，以提升单个芯片性能 为目标，在晶体管缩放技术上进行进一步探索，例如采用 FinFET、GAA 等工艺。二是超越摩尔定律，先进封装技术就为其中的一条重要赛道， 以提升系统性能为目标，将多个不同性能的芯片集成在一个系统内，通 过成本可控的系统级芯片系统来提升整体的性能和功能。 封装测试位于产业链的中下游，是整个集成电路产业链的重要一环。集成电路行业产业链大致可以分为芯片设计、晶圆制造、封装测试三大部分。其中封装测试行业位于整个产业链的中下游，包含了封装和测试两个环节。封装是指将芯片制造过程中，将芯片在基板上布局、固定与连 接，然后使用绝缘介质封装的过程。传统封装主要有四个作用：1）保护：封装可以保护芯片免受损伤且便于运输。2）散热：保证了芯片的散热性 能，使其可以在更高温度环境下工作。3）电信号传递：通过封装实现芯 片与系统之间的信号传输以及电源供应。4）尺寸调整：封装可以将芯片 的细引线间距，调整到实装基板的尺寸间距。 封装产业历史悠久，已实现从传统封装到先进封装的时代跨越。封装技 术的发展历史主要围绕体积和性能不断展开，实现了从传统封装到先进 封装的时代跨越，其发展可以分为从传统封装到先进封装的五个阶段， 实现了三次技术革新。1）传统封装时代：主要是第一阶段(20 世纪 70 年 代前)和第二阶段（20 世纪 80 年代后），实现了从通孔插装技术到表面 贴装技术的升级。2）先进封装时代：以第三阶段（20 世纪 90 年代之后）为界，封装技术步入先进封装时代，出现了以晶圆级封装(WLP)为代 表的面积阵列型封装技术。而第四、第五阶段代表了 半导体封装 行业的 第三次技术革新，实现了二维到三维的封装技术拓展。 全球封测行业 2026 年将达千亿美元市场，先进封装占比不断提高。受 益于物联网、5G 通信、人工智能、大数据等新技术的不断成熟，半导体 封测行业稳步增长。根据 yole 数据，2022 年全球封测行业市场规模为 815 亿美元，随着国内外晶圆厂的产能陆续投放市场，预测 2026 年将 有望达 961 亿美元。其中先进封装占比不断提高，2022 年全球先进封 装市场规模为 367 亿美元，预测 2026 年市场规模将达 522 亿美元，占 比由 22 年的 45%提高至 54%。 头部晶圆厂强势入局先进封装，台积电处于全球领先地位。进入先进封 装时代后，全球封测竞争格局发生变化。从市场份额来看：先进封装市场不再只有封测玩家，晶圆厂也参与其中并发展迅速，据 yole 数据，全 球先进封装市场中日月光、安靠、台积电、英特尔、长电科技和三星六 家厂商的合计市占率超过了 80%，份额主要被海外厂商占据。1）从技 术布局来看：先进封装集成技术主要包括 2D、2.5D、3D、3D+2D、 3D+2.5D 多种类型。由于先进封装中的部分高难度工艺涉及到晶圆制造 技术，叠加高端芯片对制造和封测配合紧密度需求的加深，因此晶圆代 工厂相较封测厂具备天然的优势，海外台积电、英特尔、三星等各家厂商均早早布局先进封装。台积电于 2008 年底成立集成互连与封装技术 整合部门，开始布局先进封装，2D /2.5D 代表为 INFO、 CoWoS ，3D 上 布局了 SoIC；英特尔 2.5D 布局了 EMIB，3D 上布局了 Foveros、CoEMIB 等；三星在 2D 封装布局了 FOPLP，2.5D 布局了 I-Cube，3D 上 布局了 X-Cube。2）从技术先进性来看：台积电的 Bump 技术位居全球 首位，其 N7/N6 芯片堆叠的 Bump 间距为 9µm，N5 为 6µm（目前最先 进），N3 预计将进一步减小至 4.5µm。其 InFO、CoWoS 的 Bump 间距 也位居行业前列。3）从资本投入看：2022 年头部晶圆厂英特尔、台积 电关于封装的投入占到行业总投入的 59%，远高于封测领域龙头日月光、 安靠等封测厂。 1.2 全球先进封装向东亚转移，2025 年大陆市场规模将达千亿元 全球先进封装趋势经历了从欧美向东亚转移的过程。2009 年欧洲厂商 英飞凌、恩智浦推出 FOWLP（扇出型晶圆级封装），FOWLP 为早期的 先进封装形式，但至今仍在手机 5G、AI 等领域发挥作用。此后，随着 东亚地区如三星、台积电等厂商代工业务的崛起，东亚厂商纷纷进行先 进封装技术的研发，如台积电在 2016 年推出 INFO（集成扇出封装）工 艺，其中 InFO_PoP 主要用于移动平台，例如手机手表，InFO_L 应用 于部分苹果高端电脑处理器，例如 M1 Ultra，InFO_oS 专注于 HPC 客 户。2020 年以来，台积电和三星分别推出 SoIC 和 X-Cube 技术，将先 进封装向三维集成方向推进。 大陆封测市场 25 年将达 3500 亿人民币，先进封装增长迅速 。近些年， 我国半导体产业在政策大力支持、技术水平持续进步的基础上，国产替 代开始加速，相对半导体设计与制造而言，封测行业技术壁垒较低，实现了较高程度的国产化。从封测业务收入结构上来看，中国大陆封测市场仍然以传统封装 业务为主，但随着新一代信息技术领域快速发展，新兴应用场景对半导 体产品的性能、功耗等要求提升，半导体产品纷纷从传统封装向先进封 装转变，先进封装市场需求将维持较高速的增长。数据显示，中国先进封装行业市场规模由 2016 年的 187.7 亿元增长至 2020 年的 351.3 亿 元，年均复合增长率达 16.96%，预测 2025 年中国大陆先进封装市场规 模将达到 1136.6 亿元。 大陆先进封装较海外有两方面差距： 1）大陆先进封装占比较全球水平低，仍有较大提升空间。如前文统计， 2023 年大陆先进封装占整体封装市场比例有望达 30%，但较全球先进 封装 49%的占比有近 20pcts 差距，仍有较大提升空间。目前国内已有长电科技、通富微电、华天科技、晶方科技、甬矽电子等厂商积极布局 先进封装，取得了一定技术突破，主要集中在 Bump、RDL 技术上，TSV 工艺较欠缺，国内高端 AI 芯片封装所需的 2.5D/3D 封装尚处于起步阶 段。而台积电已具备 CoWoS（2.5D 封装技术）整套工艺流程（包括转 接板），因此国内封测厂与海外龙头厂商差距明显。 2）全球封装市场仍以海外厂商占主导，大陆厂商全球份额仍有较大提升 空间。据 Yole，2021 年大陆厂商长电科技份额居全球第四，全球封装厂 商 Top10 中，大陆厂商有长电科技、通富微电、华天科技三家，大部分 比例份额仍由中国台湾、美国、韩国、日本厂商占据，大陆厂商全球份 额仍有较大提升空间。 1.3 大陆先进制程+AI 芯片进口受限，先进封装亟待发展 美国制裁不断加码，先进封装助力弯道超车。从 2018 年至今，美国对 华制裁不断升级，从华为、中芯不断蔓延至更多半导体企业。2020 年， 美国将中芯国际列入“实体清单”，限制中芯国际 14nm 及以下制程的扩 产。而基于先进封装技术的芯片设计模式 Chiplet 可以提升芯片性能，突 破美国先进制程的封锁。通常意义上，单位面积晶体管数量越多，芯片 性能越强。 据 Wikichip，台积电 14nm 每 mm²晶体管数量在 28.88 百万 个，10、7nm 晶体管数量分别达到 52.51、91.20 百万个，分别是 14nm 数量的 1.8、3.2 倍。Chiplet 通过将两颗 14nm 芯片堆叠，实现单位面 积晶体管数量翻倍。按台积电规格简单测算，两颗 14nm 堆叠后的晶体 管数量达到 57.76 百万个，接近 10nm 的数量水平——性能上大体接近 10nm 芯片性能。对于中国而言，两颗 14nm 芯片堆叠，可以向下突破 美国 14nm 制程的封锁，实现接近 10nm 工艺的性能，因此先进封装的发展迫在眉睫。 AI 时代数据峰值吞吐量增速高于峰值带宽增速，提高 I/O 密度迫在眉睫。随着大数据、AI 等新技术的发展，当前计算系统面临着带宽不足的问题。据台积电，计算系统需处理的数据峰值吞吐量平均每两年增长 1.8 倍， 而峰值带宽每两年增长仅约 1.6 倍，峰值带宽较峰值吞吐量的差距愈发 扩大，增加峰值带宽迫在眉睫，而增加峰值带宽最有效的方式是增加 I/O 数量。 AI 产业迎来“iPhone 时刻”，先进封装可有效提升 I/O 密度，是 AI 大 数据时代封装发展的必由之路。23 年初开始，ChatGPT 持续火热，微 软、谷歌以及国内百度、阿里巴巴等先后发布大模型，算力需求持续释 放。据台积电，CoWoS、InFO、Flip-Chip 等先进封装技术，可有效提 升 I/O 密度。例如 Flip-Chip 技术将每平方毫米 I/O 密度提升到 100 个级 别，InFO 和 CoWoS 工艺进一步将 I/O 密度提升到 1000 个级别，是此 前技术的 10 倍。据台积电预测，通过使用 SoIC 及其未来的扩展，未来 芯片 I/O 密度有可能再提高 10000 倍。 1）GPU 在 AI 模型构建中具有较高的适配性。GPU、FPGA、ASIC 芯 片是 AI 计算的核心，作为加速芯片处理大规模并行计算，而 GPU 凭借着高性能、高灵活度特点成为 AI 加速方案首选。全球 GPU 市 场被英伟达、英特尔和 AMD 三强垄断，英伟达凭借自身 CUDA 生 态在 AI 及高性能计算上占据绝对主导地位，目前主流 AI 厂商多采用英伟达的高端 GPU 产品，例如 A100、H100。根据 NVIDIA 公布 的规格参数，A100 的深度学习运算性能可达 312Tflops。在 AI 训练 过程中，2048 个 A100 GPU 可在一分钟内成规模地处理 BERT 的 训练工作负载；在 AI 推理过程中，A100 可将推理吞吐量提升到高 达 CPU 的 249 倍。 2）英伟达高端 GPU 离不开台积电 CoWoS。英伟达 P100、H100、 A100 均采用了 CoWoS 实现 HBM 和 GPU 的封装。以 P100 为例， HBM stack 由三星制造，GPU 由台积电制造，Silicon Interposer 由 台积电生产，封装基板由日本 IBIDEN 提供，最后的封装也由台积电 完成。由于英伟达的高端 GPU 依赖于台积电的 CoWoS 先进封装技 术，导致台积电 CoWoS 封装产能已经严重供不应求。根据 Verified Market Research 数据，2021 年全球 GPU 市场规模为 334.7 亿美 元，预计 2030 年将达到 4773.7 亿美元，CAGR（2021-2030）为 34.35%，未来台积电 CoWoS 封装技术将持续受益于 GPU 市场的 蓬勃增长。 美国限制大陆 AI 芯片发展，倒逼大陆 AI 芯片先进封装加速国产化。2022 年 10 月以来，美国商务部实施了三次对华 AI 禁运相关动作：1） 2022 年 10 月 7 日，在 CCL（商业管制清单）中创立专门的 AI 芯片条 款、增加对“美国人”帮助中国大陆开发超级计算机的限制；2）2023 年 10 月将 13 家中国实体（AI 相关）纳入实体清单；3）2023 年 10 月， 就 AI 芯片实施更严厉的禁运管制。在外部制裁加紧的情形下，大陆本土 AI 芯片产业加速寻求先进封装技术的国产化。 先进封装核心工艺复杂，设备/材料新需求 2.1 单位面积 I/O 数量增加是升级方向，2.5D/3D 代表未来趋势 传统封装与先进封装技术界限明显，以焊线为主要区分方式。传统封装， 主要是将晶圆切割成单个芯片，以引线键合为主要连接方式进行封装的 工艺。传统封装按照工艺可以分为 SIP、DIP、SOP、SOT、TO、QFP、 QFN、DFN、BGA 等形式。这类封装技术具有较低的生产成本和较高的 生产效率，适用于初期的集成电路产品。先进封装主要采用了倒装等键 合互联的电气连接方法，有晶圆级封装（WLP）、面板级封装（PLP）、 2.5D 封装（interposer、RDL 等）、3D 封装（TSV）等封装技术。因此， 传统封装和先进封装的主要区别在于是否采用了焊线，即传统封装主要 使用引线实现芯片与外界的连接。 先进封装朝着增加单位面积 I/O 数量的方向发展。如前文所述，大数据、 AI 时代，发展先进封装、提升 I/O 密度是应有之义。而提升 I/O 最直观 的方式即制造更细的 I/O 间距（pitch）和更细线间距（L/S）。具体而言 I/O 间距包括：1）混合键合（hybrid bonding，一种将介电键（SiOx）与 嵌入金属（Cu）结合形成互连的工艺技术）时上下 die 之间的键合间距， 可以提高芯片间通信速度，2015 年时为 2μm 级别，到 2023 年有望升 级至 1μm 以下，混合键合是应用于高带宽存储（HBM）的理想键合方 案；2）Bumping 工艺中 Bump（通常称作“凸点”或“凸块”，为先进 封装上下层连接的接触部分）间距，2015 年在 200-150μm，2025 年有 望达到 50μm 级别；3）Ball（焊球）间距，2021 年之前在 1200-350μ m 级别，2023 年有望达 300μm 级别。而线间距主要指 RDL（重新布 线层）的 L/S（线间距），2015 年≥10μm，2023 年有望达 2μm 级别。 按照衬底维度，可以将封装分为五类： 无衬底 ，主要包括 Fan Out、WLCSP。1）Fan-out，扇出型封装，指 布线可在芯片外，适用于封装多个芯片，封装密度较高，使用互连技术 将芯片信号引出到基板上的多个引脚。2）WLCSP，晶圆级封装。传统工艺先切割裸片再进行封装，而 WLP 技术先封装后切割。WLP 技术又 分为 Fan-in（扇入式）和 Fan-Out（扇出式），其中 Fan-in 指布线均在 芯片尺寸内，适用于封装较少芯片，封装密度较低，通常使用金线或其 他互连手段连接芯片和封装基板。Fan-out 则如前文所述。 有机衬底 ，主要分 Wire Bond、Flip Chip 两大类。这两类下面均可分 为 BGA、CSP、LGA 三大类。Wire bond 形式下，1）BGA ，Ball Grid Array，球栅阵列封装，是一种高密度表面装配封装，在封装底部，引脚 呈球状并排列成类似方格型。2）CSP，Chip Scale Package，芯片级封 装，在 Wire Bond 模式下又可分为 COB、BOC、WB CSP。其中 COB 封装全称为 chip on board，芯片直接封装在基板上，常见于 LED 芯片 的贴装；BOC 封装，Board on Chip，基板在芯片上，其特点为基板中 央有槽，通过槽连接基板和芯片，常见于 DRAM 存储芯片；WB CSP 即 Wire Bond CSP，为打线形式的芯片级封装。3）LGA，Land Grid Array， 栅格阵列封装，其特点为在底面制作有阵列状电极触点，常用于高速 LSI （Large-scale integrated circuit）。在 Flip Chip 形式下，BGA 有 FC BGA、FO on substrate、2.5D、2.1D 封装，其中 FC BGA 为倒装型 BGA， FO on substrate 为位于基板上的扇出封装，区别于上文无基板模式的扇 出封装，2.5D 封装为包含中介层的 BGA 封装，2.1D 封装为相对于传统 封装具有更高精度的 WLCSP（晶圆级 CSP 封装）、载板级封装（PLP）。Flip Chip 类型下的 CSP 和 LGA 封装，即芯片与基板的连接采取 Flip Chip（倒装方式），至于引脚排布样式与 Wire Bond 下的 CSP 核 LGA 相似。 引线框衬底 ，亦包括 Wire Bond、Flip Chip 两种类型，但下面的细分 品类与有机衬底不一样。引线框衬底指衬底样式为薄板金属引线框架， 电气连接方式又分为 Wire Bond、Flip Chip 两种。Wire Bond 下包含：QFN/QFP，Quad Flat No-lead/ Quad Flat Package，中文称呼为方形 扁平无引脚封装/四侧引脚扁平封装，QFN 封装四侧配置有电极触点，但 无引脚，贴装面积相对小，QFP 引脚从四个侧面引出呈 L 型，QFP 广 泛应用于微处理器、门阵列电路、VTR 信号处理、音响信号处理等模拟 LSI 电路；SOIC，Small Outline Integrated Circuit，小外形集成电路， 由 SOP 封装衍生开来，其特点为封装体积、面积较小；TSOP，Thin Small Outline Package，薄型小尺寸封装，典型特征为在封装芯片的周围做出 引脚，适合用 SMT 技术(表面安装技术)在 PCB 上安装布线，适合高频 应用；LCC，Leadless Chip Carriers，无引脚芯片载体，类似 QFN 封 装，二者均为无引脚封装；DIP，dual in-line package，双列直插封装， 芯片通常由两排引脚，插入具有 DIP 结构的芯片插座上，适合用于中小 规模集成电路。引线框衬底下 Flip Chip 的 FC QFN，其机构与常见 QFN 类似。 陶瓷衬底 ，按照 Wire Bond、Flip Chip 亦可分为两大类型。陶瓷衬底 封装利用陶瓷材料特性，具有低介电常数、高频性能好、绝缘性好、可 靠性高、强度高、热稳定性好、气密性好、化学性能稳定的优点，主要 用于光通信元件、汽车 ECU、激光雷达、CIS、功率半导体等。Wire Bond 下的 Hi Rel，即高可靠性封装，要求特殊的封装、工艺以及测试，保证 在恶劣环境下的可靠性，主要用于航天、汽车、军工领域。Flip Chip 下 的 HTCC，High Temperature co-fired Ceramic，高温共烧陶瓷技术，具 有耐腐蚀、耐高温、寿命长、高效节能、导热性能良好等优点，其下游第一大应用为通信市场，占据大约 32%的市场份额。LTCC，Low Temperature co-fired Ceramic，低温共烧陶瓷技术，优点是导电率高、 制作成本低、热膨胀系数小、高频性能优良的特点，常用于 MEMS、被 动件、天线、滤波器等领域。 嵌入式封装 ，作为一种单独类型，芯片通常嵌入衬底中。嵌入式封装在 高频下具有出色的电气性能，并且可缩小芯片体积，主要跟随可穿戴设 备需求的增长而迎来需求增长。 就先进封装自身而言，可按照结构大体分为 FO、FI、SiP、FCBGA、 FCCSP、2.5D/3D 六大类。 FO，Fan Out，扇出型封装，封装特点前文已有叙述。具体又可分为核 心扇出型（core fan-out）、高密度扇出型（high-density fan-out）和超高 密度 FO 型（ultra highdensity FO）。CORE FO，消除了对引线键合或 倒装芯片互连的需求；HD FO 采用 RDL)和互连结构来实现更高的 I/O 密度；UHD FO，使用更细间距和更高密度的多层 RDL，在更紧凑体积内实现更多功能。FO 主要用于手机及其他消费电子领域，还有通信和基 站领域，适用产品主要是 RF、PMIC、音频编码器、APE（一种虚拟货 币）。 WLCSP Fan-In，晶圆级扇入型封装。Fan-In 封装诞生时间较早，I/O 接 口均在芯片投影面积内，传统的 WLP 封装多采用 Fan In 封装扇入型封 装，主要就是手机及其他消费电子市场，适用产品如射频前端、wifi/BLU 链接模组、音频编码器、PMIC/PMU 等。 SiP，system in package，系统级封装，将多个裸片（Die）及无源器件 整合在单个封装体内。摩尔定律趋缓时代，SiP 技术可以帮助芯片增加 集成度、降低功耗。SiP 封装应用广泛，常用于手机及其他消费电子产 品，适用产品如 PA 模组、FEM、wifi/BT 模组等，主要是射频相关。 FCBGA，倒装型球栅阵列封装。此类封装具有高算力、高速度、高带宽、 低延迟、低功耗的优点，是 AI、5G、大数据、HPC 等新兴需求所需的 GPU、FPGA 芯片的重要封装载体，代表应用产品如 networking ASIC、 消费级 CPU、汽车计算单元、GPU 等。 FCCSP，通常称为倒晶封装，工艺上主要包括在 I/O pad 上沉积锡铅球 （Bump），然后将利用倒装（Flip Chip）将焊球与封装基板键合。FCCSP 可实现更多的 I/O 接口数量，更小封装尺寸，更好电气性能。FCCSP 常 用于 AI、数据中心、5G、智能手机领域，代表应用是存储的封装，其他 有处理器、RF、基带芯片等。 2.5/3D Stacked Packaging，2.5/3D 堆叠封装，包括 2.5D CoWoS 封装、 CIS/NAND/HBM 芯片的 3D 封装。2.5D CoWoS 全称 2.5D Chip On Wafer on Substrate，即在小芯片（Chips）和基板（Substrate）之间加 入中介层（Interposer），实现计算芯片和存储芯片之间的高速连接。3D 封装，通常不包含中介层，芯片上下层之间的连接通常通过 TSV 和 RDL 进行。2.5/3D 主要应用于 HPC 领域，其中 2.5D CoWoS 封装最知名应 用在于英伟达的 AI 芯片。 2.5D/3D 封装市场的 2021-2027 年复合增长率高达 14.34%。先进封装 各细分类别中，2.5D/3D 封装市场的年复合增长率最大，高达 14.34%， 主要由 AI、HPC、HBM 等应用驱动；而 WLCSP 主要用于手机、智能 穿戴等主控芯片中，近年来随着手机总销量放缓，拖累了 WLCSP 的复 合增速预期。 晶圆级封装（WLP，Wafer-Level Packaging） 晶圆级封装实现了芯片封装后的小巧化。传统工艺先切割裸片再进 行封装，而 WLP 技术先封装后切割。WLP 技术又分为 Fan-in（扇 入式）和 Fan-Out（扇出式），其中 Fan-in 指布线均在芯片尺寸内， 适用于封装较少芯片，封装密度较低，通常使用金线或其他互连手 段连接芯片和封装基板。Fan-out 指布线可在芯片外，适用于封装 多个芯片，封装密度较高，使用互连技术将芯片信号引出到基板上 的多个引脚。晶圆级封装优点在于：1）减少了封装所需的额外材料和空间，有助于实现设备设计的小巧化；2）通过短距离电连接实现 芯片之间的互连，提高了信号传输速度；3）提供更好的芯片热管理 能力。WLP 技术为以手机为主的消费类移动设备提供了高密度内部 空间的便利，同时提升了数据的传输速度及稳定性。 面板级封装（PLP，Panel-level packaging） 与晶圆级封装类似，更加节约成本。面板级封装是一种由晶圆或者 带状级向更大尺寸转换的封装方案。其将晶粒重组在更大的矩形面 板上，而不是圆形的晶圆。矩形面板更利于大规模高效率生产，比 晶圆级封装规模经济更高。缺点是相比于晶圆级封装，面板级封装 对光刻与对准的要求更高。应用方面，面板级封装聚焦高功率、大 电流的功率半导体产品。扇出型面板级封装面积使用率＞95%，而 晶圆级＜85%，可以放置更多的芯片数，更利于应用于高功率产品。 立体封装（2.5D/3D） 立体封装有 2.5D 封装与 3D 封装两大类别。1）2.5D 封装：芯片直 接在中介层上进行布线和打孔。2.5D 封装常用于集成多个芯片和其 他组件，如射频模块、存储器和传感器等，以实现更高级别的系统 集成。2.5D 封装有 RDL、Si Interposer 及 Embedded 三种形式， 其中（i）RDL 技术在晶圆上将多个芯片完成电性连接，不需要硅通 孔 TSV 工艺；（ii）Si Interposer 技术的中介层是在硅衬底上通过等 离子刻蚀等技术制作的、有 TSV 通孔的硅基板；（iii）Embedded 技术通过硅片进行局部高密度互连，没有 TSV。目前台积电 CoWoS、 英特尔 EBIM、三星的 I-Cube 及长电科技的 XDFOI 都是 2.5D 封 装。2）3D 封装：直接在芯片上进行打孔和布线，电气连接上下层 芯片，是垂直堆叠技术，帮助存储器（SRAM、DRAM、Flash）、 GPU、CPU 等增加内存芯片的容量、提高传输带宽、降低能量损耗。3D 封装的物理结构：所有芯片及无源器件置于 XY 平面上方，而芯 片垂直堆叠，TSV 从 XY 平面上方穿过芯片，基板的布线和过孔位 于 XY 平面下方。3D 封装多应用于多个相同芯片垂直堆叠，同类芯 片集成大多应用于存储器集成，如 DRAM Stack、FLASH Stack 等。台积电的 SoIC、英特尔的 Foveros、三星的 X-Cube、长电科技的 eWLB 及华天科技的 3D-eSinC 都是 3D 封装。 在 3D 连接密度上，2.5D CoWoS、3D SoIC 是此前先进封装的一 万倍甚至更高。据 Yole，FC BGA/CSP、FI 封装，其 3D 连接密度 在 1000 单位/mm³，而 2.5D CoWoS/FO 的密度接近 107/mm³，3D SoIC 的密度甚至高达 109/mm³。更高密度的 Bump 连接，可实现更强的 数据处理能力。 在封装的芯片制程上，2.5D CoWoS 和 3D SoIC 对应的芯片制程 在 28nm 以下，而 FC BGA/CSP、FI 对应芯片制程在 28nm 以上。据 Yole，2.5D CoWoS/FO 通常封装芯片制程介于 28-7nm 区间， 3D SoIC 封装芯片制程未来有望在 3nm 以下，而 FC BGA/CSP、 FI 封装芯片制程在 0.35μm。芯片制程对应更细线宽，与前文的更 高 3D 连接密度相对应。 先进封装对芯片进行封装级重构，降低成本+提高性能。与传统封装相比， 先进封装对芯片性能进行了拓展。优势主要表现在以下几点。1）提高加 工、设计效率，降低设计成本：以晶圆级封装为例，其以圆片形式进行 批量生产，利用晶圆制备设备，实现芯片设计与封装设计一次进行，从 而缩短设计与生产周期，降低了成本。2）提高封装效率，降低产品成本：传统封装的封装效率较低，存在很大改良空间，在芯片制程受限的后摩 尔时代，先进封装可以降低空间占用，提高密度，是提高封装效率的另 一种出路。3）以应用端需求为驱动力，不断实现功能升级：为了提高集 成度与利用效率，先进封装技术通过以点带线的电气互联方式实现了更 高密度的集成，减少了面积上的浪费。此后先进封装技术从连接距离、 反应速度等的需求层面不断发展，出现了如 Wafer Level Packaging （WLP，晶圆级封装）、Flip-Chip（倒晶）等技术，进一步缩小了芯片间 的连接距离，提高元器件反应速度，这些需求在未来也将不断推进先进 封装的迭代速度。 Chiplet：将单颗 SoC“化整为零”为多颗小芯片（Chip），再将多颗 Chips 进行封装。Chiplet 是一种以先进封装技术为基石的芯片设计理念。核心 思想是“先分后合”，将单芯片中的每个功能模块拆出来，再利用先进封 装技术以搭积木的形式把小芯片集成系统级芯片。其本质是异构集成：能将各不同工艺、不同材料的芯片集成。Chiplet 有三类封装形式，分别 为 MCM（Multi Chip Module，多芯片组件，MCM 将多颗裸芯片连接于 同一块基板，并封装到同一外壳）、2.5D CoWoS（Chip on Wafer on Substrate，即从上往下的结构为小芯片-interposer（转接板，硅 wafer 或 其他材料）-IC 载板）、InFO（集成扇出封装，扇出型封装指 Die 表面的 触点扩展到 Die 的覆盖面积之外，集成封装指对多颗芯片进行集成—— 通常为三维集成）三种类型，其优点是每个小芯片可以选择合适的工艺， 克服制造工艺的限制、提高良率、降低成本。国内厂商积极布局 chiplet, 长电科技于 21 年突破 FO-Interposer MCM 的 chiplet 封装技术，并进入 量产。通富微电在多芯片组件、集成扇出封装、2.5D/3D 等先进封装技 术方面的提前布局，已为 AMD 大规模量产 Chiplet 产品。华天科技已具 备 chiplet 封装技术平台，并已量产。 系统级封装 SiP 也是未来发展的趋势之一，与先进封装存在交叉关系。系统级封装是将多种包含了各种工艺节点的硅芯片、无源元件与其他器 件封装在一起的封装方法。SiP 并非某种特定的封装技术方案，其可以采用先进封装的技术，也可以采用传统封装技术。但随着需求端对性能 要求越来越高，系统级封装越来越偏好先进封装技术。目前主流的技术 主要有嵌入型、倒装型和扇出型。与 SiP 相对应的片上系统（SOC）相 比，系统级封装集成难度更低，灵活性更强。此外，对于后端厂商来说， 产品设计难度降低，会使得产品设计周期变短，降低成本。SiP 适合应 用于智能手机、可穿戴设备等轻巧产品中。目前全球 SiP 厂商主要集中 在中国台湾、大陆，中国台湾有日月光、矽品等，中国大陆有环旭电子、 长电科技等。 2.2 Bump、TSV、RDL 等核心技术工艺复杂，带来产业发展新机遇 先进封装带来设备需求量和性能要求的增加。传统的封装工艺流程为：减薄、切割、贴片、键合、塑封、激光打印、电镀、切筋成型。而先进 封装在设备需求上与传统封装有区别：1）大量使用前道工艺中的光刻、 薄膜、刻蚀等设备。2）对减薄设备、划片设备、键合设备的性能要求更 高。例如减薄设备，目前先进封装工艺需减薄至 50 微米，未来将降至 25 微米以下。根据 CIC 灼识咨询的数据，先进封装带动封测设备在半导体 设备中占比的增加，将从 2020 年的 16.7%提升至 2025 年的 18.6%。目前全球封装设备呈现寡头垄断格局，ASM Pacific、K&S、Besi、Disco、 Towa、Yamada 等公司占据了绝大部分的市场份额。 先进封装核心技术分别是 Bump/FC、RDL、TSV。先进封装涉及 TSV 技术、RDL 技术、Bump 等先进工艺。芯片通过 Bump 凸点与载板互联， 芯片在水平方向互连依靠 RDL 技术，而在垂直方向互连依赖硅通孔 TSV 或玻璃通孔 TGV 等技术。这些技术是先进封装的核心基础，对设备、工 艺均有较高的要求，资本开支较高。 Bump 技术：FC 倒装的基础 Bump 技术具备引脚密度高、低成本的特点，是构成倒装技术的基础。相较于传统打线技术（Wire Bond）的“线连接”，Bump 技术“以点代 线”，在芯片上制造 Bump，连接芯片与焊盘，此种方法拥有更高的端口 密度，缩短了信号传输路径，减少了信号延迟，具备了更优良的热传导 性及可靠性，也是进行 FC（Flip Chip）倒装工艺在内的先进封装工艺的 技术基础。 先进封装中 Bump 凸块的主要制备方法有电镀和植球。形成 Bump 的 方式有电镀和植球，植球工艺指利用植球机将焊球精确放置于已经印刷 助焊剂的晶圆上的工艺，一般适用于直径在 100μm 以上的焊球，100 μm 以下更多的采用电镀方式。Bump 分为焊料 Bump 和铜柱 Bump，焊料 Bump 主要材料是焊料和少量的银、铜，铜柱 Bump 上部分是焊料， 下部分是铜柱。1）铜柱 Bump 相较于焊料 Bump 的优势：间距窄时， 焊料 Bump 的焊料熔化溢出后容易产生桥接，铜柱 Bump 更适合高密度、 窄间距，可以实现更多的 I/O 端口。2）电镀 Bump 制作流程为：①首先 溅射一层 UBM 层（Under Bump Metallization，凸点下金属层）到整个 晶圆的表面，UBM 层作为种子黏附层，可以在电镀时让电流均匀传导到 晶圆表面开口的地方，使各处电镀速率尽可能一致。②在 UBM 层上利 用光刻胶形成掩膜，仅在需要电镀 Bump 的区域开口。③通常采用蘑菇 头形的电镀，即电镀厚度超过光刻胶厚度，Bump 沿着光刻胶表面横向 长大，形成蘑菇头形状。④电镀完毕后去胶，并去除 Bump 外的 UBM 层。⑤最后通过回流形成大小均匀、表面光滑的 Bump 阵列。整个流程 会涉及到的设备&材料：PVD（靶材）、涂胶显影机、光刻机（光刻胶）、 电镀设备（金属、焊料）、去胶设备（剥离液）、刻蚀设备（电子特气）、 回流焊设备等。 Bump 凸块微小化要求键合工艺持续发展。随着芯片集成度的提高以及 工艺技术的发展，Bump 正朝着更先进的趋势发展：1）Bump 不断变得 更小、更精确，例如转变为焊锡合金或金属球的形式，适应更高密度的 集成电路。2）Bump 技术正在从传统的焊接 Bump 过渡到更先进的球形 Bump 或金属填充 Bump，以满足更高的连接密度。而 Bump 结合热压 键合工艺最小可以做到 10 微米节距，对于细间距的 Micro bump，电镀 Bump 非常小的不均匀性也会影响良率和性能，因此 10 微米间距以下需 要依靠混合键合（hybrid bonding），混合键合技术去除芯片之间的填充 物，使其直接连接到铜电极上。混合键合分为芯片到晶圆（D2W：dieto-wafer）技术和晶圆到晶圆（W2W：Wafer-to-wafer）技术，D2W 良 率高但芯片与晶圆的对齐难度大，W2W 良率低（两片晶圆良率相乘）但 技术成熟，更适合应用于成熟制程。 Bumping 市场需求高增，台积电积极扩产引领产业发展。Bumping 工 艺广泛应用于 5G、大数据、AI 等高增领域，故全球 Bumping 市场需求 有望高增。早在 2021 年 7 月，台积电即对其竹南厂扩充新先进封测产 能，主要供应 Bumping，竹南新封测厂区规划总产能会是既有四个封测 厂区的 1.3 倍。如上文所述，混合键合的 Bump pitch 有望达到 2μm 以 下，超过了传统封测厂商的工艺瓶颈，工艺水平向前道晶圆工艺接近， 故而以台积电为代表的晶圆代工厂利用自身工艺精度优势，积极进行 Bumping 等先进封装工艺产能的扩张。 RDL 技术：芯片水平方向互连的关键 通常在芯片设计和制造过程中，I/O 端口会分布在芯片的边沿或四周位 置，该方法并不适合倒装工艺，因此出现了 RDL 技术。RDL （Redistribution Layer）即“重布线层”，用于重新分配芯片的引脚布局 和连接。RDL 技术通过在晶片表面沉积金属层和对应的介质层，形成一 层金属布线，重新布局芯片的 I/O 端口，形成一个占位空间更为宽松的 面阵列的排布方式。RDL 可实现不同芯片之间高速数据的传输：1）可 用于芯片级封装（CSP）和系统级封装（SiP）中，以提供更高的引脚密 度和更复杂的电路互连。2）可用于芯片间的互连，如堆叠芯片（3D 芯片）和芯片级集成电路（IC）。3）在先进封装技术如 FIWLP、FOWLP 中，RDL 通过对 I/O Pad 进行扇入或扇出处理，实现不同类型的晶圆级 封装。例如，在 2.5D IC 集成中，RDL 层将网络互联并分布到不同位置， 将位于硅基板上方和基板下方的芯片的 Bump 连接起来。在 3D IC 集成 中，对于上下层类型不同的芯片，可利用 RDL 重布线层来对齐它们的 IO 端口以实现电气互联。目前主流的 RDL 线宽在 5μm 及以上，未来随着 存储器需求变高，将推动 3-3μm 和 2-3μm 及以下的更小 CD（关键尺 寸）的 RDL 需求。 RDL 技术的难度在于设计精准、工艺复杂：1）对芯片引脚重新布局和 连接的设计必须精确，以确保信号传输的可靠性和稳定性。2）RDL 制 造过程中需要使用高精度的光刻、蚀刻和金属堆积等工艺，以保证准确 的线路形成和可靠的连接。3）RDL 的设计和制造需要与芯片封装和系 统级设计相协调，增加了技术难度。 RDL 的制作方式包括电镀、大马士革等。 电镀 RDL：电镀 RDL 工艺相对简单，适合制作线宽/间距 (Line/Space)在 5μm/5μm 以上的 RDL 结构。电镀铜 RDL 缺点是 当多层叠加时，交叉的线路层不平整，容易引起线条变形，造成线 条之间的电容或电感变多。工艺流程：涂布 PI 层并光刻开口→溅射 种子层→涂光刻胶并曝光形成所需电镀图→电镀铜→剥离光刻胶 并刻蚀种子层（完成 RDL1 的制作）→重复以上步骤制作 RDL2。涉及的设备&材料：PVD（靶材）、光刻机（光刻胶）、电镀设备（电 镀液）、去胶设备（剥离液）、刻蚀设备（电子特气）、涂胶设备（聚 酰亚胺 PI）。 大马士革 RDL：当 RDL 的线宽和线距为 2μm/2μm 甚至低于 1μ m/1μm 时，前道晶圆制造的大马士革工艺原理的 RDL 工艺是更合 适的选择（大马士革工艺是一种铜互连的工艺，铜互连用于在 0.18 μm以下制程中解决铝互连存在的“器件运行速度受限”、“电迁移” 问题，而大马士革工艺通过先沉积/刻蚀电介质，再沉积铜，成功解 决了铜材料无法适用于干法刻蚀的工艺难题）。大马士革工艺流程：PECVD 形成 SiO2 层→涂光刻胶并曝光，在 SiO2 层上开通孔→刻 蚀 SiO2→剥离光刻胶→在整个晶圆上溅射 Ti、Cu 并电镀 Cu→对 Cu 和 Ti/Cu 进行 CMP（连接 TSV 到 RDL 的孔完成）→PECVD 形 成 SiO2层→涂上光刻胶并曝光形成所需电镀图→刻蚀 SiO2→剥离 光刻胶→在整个晶圆上溅射 Ti、Cu 并电镀 Cu→对 Cu 和 Ti/Cu 进 行 CMP（RDL1 完成）。大马士革 RDL 工艺相较于电镀 RDL 工艺， 需要额外使用 PECVD（SiO2）与 CMP 设备（抛光研磨液）。大马士革 RDL 技术相较于传统电镀 RDL 技术区别：①传统电镀 RDL 的铜线在介电层表面，而大马士革工艺的铜线埋在介电层中。②大 马士革技术中通孔直径=线宽，而传统电镀 RDL 技术中通孔直径大 得多，因此大马士革技术的布线密度高很多。 TSV 技术：目前唯一的垂直电互连技术 TSV，即 Through-Silicon Via，指穿透 Si 晶圆实现各芯片层之间电互连 的垂直导电柱。RDL 主要在 XY 轴上进行电互联，而 TSV 主要针对 Z 轴 方向的电互联，是唯一的垂直电互联技术。芯片三维堆叠技术需通过 TSV 实现多芯片的短距离高速通信。TSV 有 3 个关键特征：1）通过在 芯片内部形成孔洞来实现电气互连；2）垂直连接芯片的不同层次，实现 多层堆叠结构；3）TSV 中填充导电材料，通过孔内材料导电实现电气互 连。TSV 主要用于硅转接板、芯片三维堆叠等方面，典型应用有 cowos、 HBM。目前用于三维堆叠的 TSV 直径约为 10μm，深宽比约为 10∶1， 未来先进 TSV 工艺的直径有望达到 1μm，深宽比达到 20∶1，实现更 高密度的互连。 TSV 技术具有高密度互连和高速率等优势。作为目前唯一的垂直电互连 技术，TSV 具备多个优势：1）高密度互连：TSV 可以在垂直方向上实 现高密度的互连，允许更多的信号和功率线路通过芯片或芯片堆叠结构 进行传输；2）低功耗和短延迟：由于信号路径更短，TSV 可以减少功耗 和信号传输延迟，提高芯片的性能和能效；3）三维集成：TSV 使得芯片 的三维集成成为可能，通过将多个芯片堆叠在一起，可以在更小的封装 尺寸内实现更高的功能集成度；4）高带宽和高速率：由于 TSV 提供了 直接的垂直互连通道，它能够支持高带宽和高速率的数据的传输，满足 对快速数据处理和通信的需求。5）缩小封装尺寸：TSV 技术可以实现 芯片内部的垂直互连，从而减小整体封装的尺寸，预计采用 TSV 技术的 封装体可以实现体积减小 35%的同时达到 8 倍以上的带宽以及 40%以 下的耗电量。 TSV 制造涉及到深孔刻蚀、气相沉积、铜填充、CMP、晶圆减薄等工序 设备，技术难度高。TSV 制造的主要工艺流程依次为：深反应离子刻蚀 （DRIE）行成通孔→通过化学沉积的方法沉积中间介电层、使用物理气 相沉积的方法沉积制作阻挡层和种子层→通过电镀或者 PVD 工艺在盲 孔中进行铜填充→使用化学和机械抛光（CMP）去除多余的铜并对晶圆 进行减薄。从工艺次序角度可分为前通孔、中通孔、后通孔和键合后通孔等几种形式。TSV 技术的工艺难度高：1）通常要求晶圆减薄到 50μ ｍ以下，须控制好晶圆减薄的水平度，避免裂片、飞边。2）TSV 工艺对 通孔的宽度以及深宽比都有严格要求，目前首选技术是基于 Bosch 工艺 的干法刻蚀，实现了对腔室内等离子体密度的均匀控制，满足硅高深宽 比刻蚀工艺的要求。涉及的设备&材料：光刻机（光刻胶）、深孔刻蚀设 备（电子特气）、PVD（靶材）、CVD、电镀设备（电镀液）、抛光机（抛 光液）、减薄机（减薄液）等。此外，为了满足 TSV 工艺，晶圆减薄已 成为大势所趋，但超薄晶圆容易产生翘曲，因此在硅转接板的完整工艺 流程中（报告 3.1 节有流程介绍）还需要用到临时键合与解键合工艺：采用临时键合材料将完成一面图形制造的晶圆预键合到载片上，继续进 行背面工艺制作，完成后将晶圆和载板剥离。 TSV 是 Si interposer 制造的重要工艺。转接板制造流程为：TSV 成型 （预设上下导通的 TSV）——正面 RDL 及 Bump 制作（小间距、高密 度的重布线层和 Bump 的制作，用来连接各功能芯片）——临时键合（在 转接板减薄到 100um 甚至更薄的情况下提供支撑，避免碎片，抑制晶圆 翘曲）——晶圆减薄露孔（露出已经填充好的 TSV）——背面 RDL 及 Bump 制作（用来连接基板，线宽和线距通常较大）——去键合，切割 （完成双面重布线和触点工艺后将转接板从载片上释放）。其中 TSV 工 艺是 Si interposer 制造流程中最重要的工艺。 如前文所述，单位面积 I/O 数量增加是先进封装技术的升级方向。从 FC BGA/CSP、FO/FI 到 2.5D CoWoS、3D SoIC 封装，封装工艺在工艺流 程上发生变化。 2.5D CoWoS、3D SoIC 涉及多种芯片互连，较此前先进封装分别新增 了 TSV、混合键合工艺。2.5D CoWoS-S，其最鲜明特点为新增硅中介 层，而硅中介层的制作涉及 TSV（实现逻辑芯片和存储芯片与下方载板 的通信）、RDL（中介层与上方芯片Bump的连接），而此前FC BGA/CSP、 FI、FO 封装不涉及硅中介层，故不涉及 TSV 工艺。而 3D SoIC 在 2.5D CoWoS 基础上更进一步，在裸片与裸片的上下堆叠中，不再采用 TSV 的键合技术，而是直接引入混合键合工艺，实现裸片与裸片的直接电气 互连。 封测设备精度要求大大提高。1） 倒装固晶机精度要求更高 ：如前文图表 21 所述，在 Ball I/O pitch 环节，2021 年之前的精度在 1200-350μm， 2021 年之后随着 CoWoS 等封装兴起，精度来到 300μm 环节。故对于 2.5D CoWoS、3D SoIC 与 FC BGA/CSP 均需涉及的 FC 工艺，倒装固 晶机要求更高的精度。2） 更高精度的 RDL 环节前道晶圆设备 ：对于 2.5D CoWoS 与 FO/FI 均需涉及的 RDL 工艺，由于 2.5D CoWoS、FO 对应 的芯片制程较 FI 更为先进，故 RDL 相关的涂胶显影机、光刻机、PVD、 半导体电镀、刻蚀机、薄膜沉积设备等，其设备制程精度要求更高。3） 更高精度的 Bumping 环节前道晶圆设备：Bumping 工艺亦是 2.5D CoWoS 与其他先进封装均涉及的工艺，同样要求精度更高的 Bumping 设备。如前文图表 21 所述，CoWoS 发展对应的 2021-23 年，Bump pitch 缩小至 50-40μm，而 2015 年之前封装的 Bump pitch 不小于 200- 150μm。 TSV 带来更多的前道晶圆设备需求，混合键合则从无到有新增混合键合 机需求。TSV 工艺特点为针对硅刻蚀成孔、填铜形成垂直方向的电气连 接，本质上是前道晶圆制造工艺，故涉及的设备为前道晶圆设备，主要 有：PECVD、热氧化炉管、涂胶显影机、光刻机、刻蚀机、清洗机、PVD、 电镀设备、CMP 等——此类设备在 RDL 工艺中亦会涉及，TSV 工艺的 引入进一步增加了对前道晶圆工艺设备的需求量。而对于混合键合工艺 而言，其从无到有引入混合键合机，此类设备为纯增量需求。 我们按以下几个维度对先进封装设备进行划分：价值占比高+成长空间大+国产化率低：主要有跟随 CoWoS、3D SoIC 封装兴起带来的新设备——CoW 固晶机、混合键合机、临时 键合机/解键合机、CoW 塑封机。此外还有 OS（On Substrate）固 晶机，亦有望跟随 CoWoS 封装快速成长。先进封装核心设备：主要有引线键合机、半导体点胶机、晶圆级真 空回流焊机、划片机。对厂商潜在业绩弹性大：主要为 CMP 设备，CMP 设备在先进封装 领域用量较多、单价高，故价值量占比高。 除上述提到的设备外，先进封装还需要用到如载板、塑封料、TIM 胶等 多种材料。以 FCBGA 为例，载板占先进封装成本比重近 50%，封装材 料占 15%，其他为 Bumping 与封装成本。据 Yole，以先进封装中代表 性的 FCBGA 技术为例，IC 基板占 FCBGA 芯片整体封装成本的 50%、 封装材料（化学药品、底填胶等）占 15%、封装工艺占 25%、Bumping 工艺占 10%。 IC 载板 IC 封装载板（IC Package Substrate，简称 IC 载板，也称为封装基板） 是连接并传递裸芯片（DIE）与印刷电路板 (PCB)之间信号的载体，是 封装测试环节中的关键，它是在 PCB 板的相关技术基础上发展而来的， 用于建立 IC 与 PCB 之间的讯号连接，起着“承上启下”的作用。 IC 载板按照基材可分为 BT 载板、ABF 载板和 MIS 载板： BT 基板是由三菱瓦斯研发的一种树脂材料，是高密度互连（HDI）、积 层多层板（BUM）和封装用基板的重要材料之一，良好的耐热及电气性 能使其替代了传统陶瓷基板，它不易热胀冷缩、尺寸稳定，材质硬、线 路粗，主要用于手机 MEMS、存储、射频、LED 芯片等。 ABF 基板是由日本味之素研发的一种增层薄膜材料，硬度更高、厚度薄、 绝缘性好，适用于细线路、 高层数、多引脚、高信息传输的 IC 封装， 应用于高性能 CPU、GPU、chipsets 等领域。ABF 树脂是极高绝缘性 的树脂类合成材料，主要由日本味之素厂商生产，是国内载板生产卡脖 子的关键原材料。 MIS 基板封装技术是目前模拟、功率 IC、数字货币市场发展迅速的一种 新型技术，与传统的基板不同, 其包含一层或多层预包封结构,每一层都 通过电镀铜来进行互连，提供封装过程中的电性连接，线路更细、电性 能更优、体积更小，多应用于功率、模拟 IC 及数字货币领域。 伴随着先进封装工艺的精细化，IC 载板朝着层厚更薄、线间距更小的方 向发展。最早 IC 载板的诞生，用于替代部分的 PCB 板实现芯片间的电 气连接，初期 IC 载板厚度在 100μm 区间、线间距在 100/100μm/μ m，后续先进封装朝 2.5D/3D 发展，对应的 IC 载板厚度减薄到 1μm 级 别、线间距缩小到 1/1μm/μm 级别，未来有望超 0.1μm 厚度、0.25/0.25 μm/μm 级别发展。 全球 ABF 载板市场销售额持续增长，市场规模不断扩大 。据 QYResearch 数据显示及预测，2028 年全球 ABF 载板市场销售额预计 达到 65.29 亿美元，2022-2028 年全球 ABF 载板市场规模复合增长率为 5.56%。 底部填充胶 底部填充胶是 FC 倒装的主要材料之一。底部填充胶是用于 FC 倒装、 填充进芯片与封装载板/其他芯片之间缝隙的高分子（树脂）基复合材料， 其可以提高封装稳定性、其基本原理是填充在芯片底部并经加热固化后 形成牢固的粘接层和填充层，降低上下层之间因热膨胀系数差异所造成 的热应力失配，从而提高器件强度，亦可增强芯片的抗跌落性能。 2022 年全球底部填充胶市场空间在 6.1 亿美元，2022-28 年 CAGR 达 8.6%。据新思界产业研究中心，2022 年全球底部填充胶市场空间在 6.1 亿美元，另据 QYR，2028 年这一市场有望成长至 10 亿美元，则可测算 2022-28 年 CAGR 为 8.6%。 热界面材料（TIM） 热管理是提升先进封装芯片性能和寿命的重要方式，热界面材料（TIM） 是热管理的关键环节。随着芯片朝微型化、高集成化、高密度方向发展， 热失效成为影响封装芯片性能的寿命的主要原因，而热管理可以有效解 决这一问题。芯片级热管理主要有两种实现途径。一种是从材料选择方 面出发，选择热界面材料（Thermal Interface Material,TIM）。在先进封 装中，TIM 是用于芯片与封装外壳之间的热界面材料；一种是在冷却通 道方面选择微通道技术，目前后者技术主要用于大型计算机设备。故热 界面材料是芯片及热管理的关键步骤之一。TIM 是 CoWoS 先进封装的 关键材料之一，第五代 CoWoS-S 使用的 Metal TIM 提升了产品的散热 能力，与第一代的热界面材料 Gel TIM 相比热阻降低为原来的 0.15 倍。 TIM 具有提高产品散热性能、填补高度偏差、粘合基材等作用。1）提高 散热性能：因为传统微电子表面和散热器表面存在极细微的空隙，二者 实际接触面积仅为 10%，而空气导热性较差，导致热量无法即使被散热 器传导。使用具有高导热性材料填充发热电子与散热器间的空隙可以更 好提高散热效率、大幅降低接触热阻、充分发挥散热器作用。2)填补高 度偏差：芯片封装结构各层结构高度会产生一定偏差，尤其是焊球经过 回流焊后会产生塌陷，在微组装后会产生较大的高度积累偏差。而具有 一定柔韧性的热界面材料是填补结构各种高度偏差的理想材料。3）粘合 剂：部分热界面材料因为本身具有较为优秀的粘性，还会被当作粘合剂 来粘合两个基材。目前欧美在中高端 TIM 市场占据垄断地位，欧美热界 面材料生产商起步早，核心技术强。而国内厂商在原材料生产（如有机 硅、氧化铝等材料）纯度不够、材料复合技术仍需加强，产品性能指标 与研发积累方面都弱于欧美，产品性能难以满足高端封装。目前应用在 高端芯片技术领域的热界面材料基本依赖进口。 全球 TIM2022 年市场规模为 14.7 亿美元，2022-29 年 CAGR 为 7.4%。伴随着先进封装等下游领域的发展，全球TIM 市场亦有望迎来较快增长。据恒州诚思，2022 年全球 TIM 市场规模 14.7 亿元，至 2029 年有望达 24.3 亿美元，2022-29 年 CAGR 为 7.4%。 环氧塑封料 环氧塑封料（Epoxy Molding Compound，简称 EMC）是用于半导体 封装的一种热固性化学材料。EMC 是由环氧树脂为基体树脂，以高性能 酚醛树脂为固化剂，加入硅微粉等填料，以及添加多种助剂加工而成， 主要功能为保护半导体芯片不受外界环境（水汽、温度、污染等）的影 响，并实现导热、绝缘、耐湿、耐压、支撑等复合功能。 环氧塑封材料占包封材料市场 90%以上，占据主流地位。目前包封材料 除了环氧塑封料以外，还有陶瓷类、金属类等。其中环氧塑封料性价比 高、操作便利，主要应用于消费电子、汽车电子、工业应用等领域，但 可靠性有待提升，因此，在军工、航天等领域以陶瓷类、金属类封装材 料为主。根据中国科学院上海微系统与信息技术研究所 SIMIT 战略研究 室公布的《我国集成电路材料专题系列报告》，90%以上的集成电路均采 用环氧塑封料作为包封材料，且市场发展最快，未来仍将为半导体封装 材料的主流。因此，环氧塑封料已成为半导体产业发展的关键支撑产业。 下游客户积极扩产，驱动塑封料市场快速发展。受政策支持力度加大、 产业转移、技术持续取得突破等因素的影响，大陆半导体产业迎来了重 要的发展机遇期。其中，封装测试行业作为大陆半导体产业链中最具国 际竞争力的环节，行业景气度持续提升带来了强劲的市场需求，业内主 流封装于近期纷纷宣布扩产计划，也为环氧塑封料等封装材料的市场增 长注入了新的动能。根据《中国半导体支撑业发展状况报告》，2021 年 中国大陆包封材料市场规模为 73.60 亿元，同比增速达到 16.83%。据 测算，2020 年大陆应用于传统制程、先进制程的塑封材料规模分别为 53.11（占比 93.7%）、3.59 亿元（占比 6.3%）。从竞争格局来看，高端 环氧塑封料基本被国外厂商垄断，具有较大的国产替代空间。 CoWoS 技术：乘AI东风，2.5D 封装利器 3.1 CoWoS 技术优势凸出：实现多芯片封装、高密度互连 CoWoS 通过 Interposer 中介层进行互联，实现多芯片封装、高密度互 连和功耗优化。2011 年，台积电认为摩尔定律开始面临困境，因此决定 在先进封装领域寻求突破。2012 年，台积电与赛灵思合作推出 Virtex-7 HT 系列 FPGA，采用的工艺是 CoWoS（Chip-on-Wafer-on-Substrate）。CoWoS 是一种 2.5D 封装技术，先将芯片（如处理器、存储器等）通过 Chip on Wafer（CoW）的工艺与硅转接板连接，然后将 CoW 芯片与基 板（Substrate）连接，形成 CoWoS 结构，引入中介层是因为基板的最 小线宽较大，用硅转接板在中间做过渡，可以缩小线宽，进行高密度 I/O 的互连。CoWoS 技术采用了 TSV、μBump 和 RDL 技术，该封装方法 使得多颗芯片可被集成在一起，制造出体积小、功耗低、高密度互连的 封装。 CoWoS 封装技术主要分为 CoWoS-S、CoWoS-R、CoWoS-L。1）CoWoS-S（Silicon）：最早被广泛采用的一种 CoWoS 技术。它采用硅中介层实现芯片之间的重分布层（RDL）连接，是目前最 为成熟的 CoWoS 技术。2）CoWoS-R（RDL）：使用高密度 I/O 的 RDL 层作为转接板，灵 活性高，相较于 CoWoS-S 技术，成本更低。3）CoWoS-L（Local）：是 CoWoS 技术的扩展版，成本和性能上 处于 CoWoS-R 和 CoWoS-S 之间，针对需要更大规模集成的应用 场景。在硅中介层（-S）和有机中介层（-R）之间，增加了硅桥连 接相邻芯片边缘的（超短距离）互连。这些硅片嵌入在有机基板中， 既提供了高密度的超短距离连接（具有紧凑的线间距），又具备有机 基板上（粗线和层板）的互连和电力分配特性。 CoWoS 技术核心难点：Si Interposer——需要使用晶圆前道制程的设 备，技术成本高。 1）Si Interposer 实现高密度互联：转接板主要包括基底和 RDL，其上 层 RDL 通过 Bump 与元器件相连，下层 RDL 通过普通 Bump 与基板相 连。转接板作为元器件和基板之间的桥梁，通过 RDL 层实现对高密度 I/O 的再分布，降低对小节距 Bump 的要求，通过 TSV 可以将高密度 I/O 在转接板背面进行再分布，缩短芯片与电路板的互连长度，减小功耗和 延迟。在 Si 转接板上，TSV 孔径为 10μm，深宽比达 20 以上，RDL 线 宽可达 1μm 以下。此外硅转接板还具有提高集成度、异质集成等优点。 2）Si Interposer 的制造存在着许多制约因素和难点：①成本高。目前只在少数高端产品中实现量产。如前文所述，Si Interposer 的制作流程包括了 TSV 电镀、多余铜去除、减薄、临时键合 /解键合等一系列工艺，流程复杂，周期长。这些工艺需要使用晶圆代工 厂的设备，技术成本高，因此晶圆代工厂具有天然优势，而 OSAT 厂还 未广泛使用。②工艺技术难。由于需要做到高密度互联，TSV 通孔孔径小，深宽比通 常达到 10:1，通孔的全填充电镀技术难度大，工艺不够成熟。此外，为 了集成更多芯片，interposer 的面积越来越大，而光刻掩膜版的曝光尺寸 极限约 858mm²，因此，需要光罩拼接技术突破掩膜版限制，增大 Interposer 面积。台积电 CoWoS-S 使用了晶圆代工厂的光刻技术和大 马士革工艺制作亚微米级金属层，RDL 的 L/S（线宽/线间距）达 0.4μ m/0.4μm。 3.2 CoWoS 技术 10 年 5 次迭代，受益 AI 迎来新机遇 CoWoS 发展历程：从技术角度来看，CoWoS 在面积、晶体管数量与内 存提升上不断改进。 通过光罩拼接技术持续扩大中介层面积，集成更多晶体管：CoWoS 使用的是硅制造技术，遵守光罩限制的原则，2011 年台积电开发出 的第一代 CoWoS-S 硅中介层最大面积为 775mm²，已经接近掩膜 版的曝光尺寸极限（858mm²），对此，台积电研发出光罩拼接技术 突破了该瓶颈，光罩拼接即两个光罩组合，产生重合部分的 RDL 互 联需做到一致。突破光罩限制后，2014 年台积电第二代 CoWoS-S 产品的硅中介层面积达到 1150mm²，第三代/第四代/第五代/第六代 硅中介层面积分别为 1245mm²、1660mm²、2500mm²、3320mm²， 对应的集成芯片数量分别为 1 个 soc+4 个 HBM（内存 16GB）、1 个soc+6个HBM（内存48GB）、2个soc+8个HBM（内存128GB）、 2 个 soc+12 个 HBM。硅转接板面积不断增加，便于集成更多元器 件，从第三代开始，CoWoS 由同质集成转变为异质集成。第五代芯 片不仅对逻辑与内存进行了改进，还针对硅中介层的 RDL、TSV 进 行改进，在硅中介层加入了 eDTC（嵌入式深沟槽电容器）以进一 步稳定电源系统。在应用上，赛灵思高端 FPGA“XCVU440”采用 了第二代 CoWoS，英伟达 GP100 采用了第三代 CoWoS，英伟达 A100、H100 采用第四代 CoWoS。 CoWoS 发展历程：从应用层面来看，已应用于 HPC、AI 领域多款高性 能芯片中。 CoWoS 技术得到英伟达、AMD 等科技巨头使用。第一代 CoWoS 封装技术被赛灵思高端 FPGA 采用，FPGA“7V2000T”配备四个 FPGA 逻辑芯片;第二代 CoWoS 于 2015 年被赛灵思高端 FPGA“XCVU440”采用，配备了三个 FPGA 逻辑芯片；第三代 CoWoS 则在 2016 年被英伟达高端 GPU“GP100”采用，配备了 4 个 16GB 的 HBM2 模块和大容量的 DRAM 和 GPU 高速连接。第四代 CoWoS 在 2020 年被英伟达 A100 GPU 系列产品使用，将 1 颗英伟达 A100 GPU 芯片和 6 个三星的 HBM2 集成在一个约 1700mm2 的无源转接板上。目前英伟达 P100、V100 和 A100 等 数据中心 GPU 使用的都是 CoWoS-S 技术。此外，Broadcom、 Google TPU、Amazon Trainium、NEC Aurora、Fujitsu A64FX、 AMD Vega、Intel Spring Crest 和 Habana Labs Gaudi 均使用了 CoWoS 技术。台积电表示，2020 年 TOP 500 超算中有超过一半 的算力来自基于 CoWoS-S 封装技术的芯片。CoWoS 的一大重要 应用场景就是 HPC、AI 领域中需要大规模堆砌算力、存储资源的 芯片。 主流 2.5D 封装技术：台积电 CoWoS、英特尔的 EMIB 及三星的 I-Cube， CoWoS 是唯一大批量使用的技术。目前市场上的 2.5D 封装主要有台积 电的 CoWoS、英特尔的 EMIB 及三星的 I-Cube：1）英特尔 EMIB：英 特尔推出的 EMIB 封装技术与台积电 CoWoS 的区别在于没有 TSV， EMIB 是指在有机基板中埋入超薄的高密度硅桥，实现芯片间两两互连。与硅中介层（interposer）相比，EMIB 硅片具有面积更小、更灵活、更 经济的优点，但是裸晶多且对互连要求高的产品不适合用 EMIB。目前 EMIB 主要应用于自家产品上。2）三星 I-Cube：三星也有类似于 CoWoSS 的 I-Cube 技术，目前有硅转接板、硅嵌入结构两种方案，产量较小。目前第四代 I-Cude 已量产，可以封装逻辑芯片和 4 个 HBM。I-Cude 技 术应用较少，目前主要采用这种封装技术的是百度 AI 昆仑芯片。虽然市 场上有英特尔的 EMIB 及三星的 I-Cube 2.5D 封装技术，但 CoWoS 是唯一一种大批量使用的技术，绝大部分领先的数据中心 GPU 都由台积 电在 CoWoS 上封装。 来源： 中泰证券 声明： 本文章版权归原作者及原出处所有，只提供参考并不构成投资及应用建议。 本平台上部分文章为转载， 不用于商业目的，如有涉及侵权请及时联系告知我们，我们会尽快处理。 本对此声明拥有最终解释权。 点一下 赞和在看 再走吧